Berichten zufolge steht TSMC kurz vor der Erforschung und Entwicklung von Advanced Chip Packaging (PLP) der Panel-Ebene und plant, um 2027 eine kleine Produktion zu beginnen.
Um die Nachfrage nach leistungsstärkeren Chips für künstliche Intelligenz zu befriedigen, werden quadratische Substrate verwendet, die mehr Halbleiter als herkömmliche 300 -mm -kreisförmige Substrate aufnehmen können.
Zwei Quellen ergaben, dass die erste Generation der neuen Verpackungstechnologie von TSMC 310 mm x 310 mm Substrate verwenden wird.Dies ist viel kleiner als die zuvor von den Chipherstellern getestete 510 mm x 515 mm Größe, bietet aber dennoch mehr Oberfläche als herkömmliche kreisförmige Wafer.
TSMC beschleunigt seinen Entwicklungsfortschritt.Die Quelle sagte, dass das Unternehmen eine Pilotproduktionslinie in Taoyuan City, Taiwan, China, aufbaut, um um 2027 die Produktion kleiner zu starten.
Der weltweit größte Chipverpackungs- und Testlieferant, Riyueguang, bestätigte früher, dass sie mit 600 mm × 600 -mm -Substraten eine Chip -Verpackungslinie auf der Panel -Level -Spiegellinie erstellt.Als es jedoch erfuhr, dass die Startgröße von TSMC relativ klein war, beschloss es, eine weitere Versuchsproduktionslinie in Kaohsiung mit der gleichen Größe wie TSMC zu erstellen.
Die Chipverpackung hatte einst eine geringere technische Anforderungen als die Chipproduktion.Für künstliche Intelligenz -Computing -Chips sind jedoch fortschrittliche Verpackungsmethoden wie die TSMC -Cowos -Chip -Verpackungstechnologie wie die Chipherstellung gleichermaßen wichtig geworden.Dies liegt daran, dass die fortschrittliche Verpackungstechnologie GPUs, CPUs und hohe Bandbreitenspeicher (HBM) in einen einzigen Supercomputer wie Nvidia's Blackwell integrieren kann.Broadcom, Amazon, Google und AMD verlassen sich auch auf die Cowos -Technologie von TSMC, um ihre Chipverpackungsanforderungen zu erfüllen.
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